HDL Hackers: Unterschied zwischen den Versionen
→7.3.2007: Vom Halbleiter zum Gatter: ++,-=redundancy |
Software: +Qucs |
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http://www.icarus.com/eda/verilog/ | http://www.icarus.com/eda/verilog/ | ||
== Qucs == | |||
Qucs (Quite Universal Circuit Simulator) ist ein sehr vielseitiger circuit simulator (digital wie analog) mit einer | |||
GUI um Schaltplaene zu zeichnen. Die Autoren bezeichnen das Projekt als noch in einem sehr fruehen Stadium befindlich. | |||
Um so beeindruckender ist was alles bereits geht. | |||
Leider bietet Qucs auf der Digital-HDL Seite bis jetzt nur Support fuer VHDL. Die Dateiformate von Qucs scheinen recht | |||
einfach zu parsende XML-Dateien zu seien - es sollte also recht einfach moeglich sein daraus z.Bsp. Verilog Netzlisten | |||
zu erstellen. | |||
http://qucs.sourceforge.net/ | |||
== TKGate == | == TKGate == | ||
TKGate ist ein digital circuit simulator | TKGate ist ein digital circuit simulator mit einer GUI in der man Schaltplaene zeichnen kann. Das nette: | ||
TKGate benutzt als dateiformat Verilog Netzlisten (bzw. ein subset davon) und legt angaben zum layout im | TKGate benutzt als dateiformat Verilog Netzlisten (bzw. ein subset davon) und legt angaben zum layout im | ||
GUI in kommentaren ab. Damit ist es moeglich module in TKGate zu designen (und mit dem eingebauten | GUI in kommentaren ab. Damit ist es moeglich module in TKGate zu designen (und mit dem eingebauten | ||